МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» ІКТА кафедра ЗІ З В І Т до лабораторної роботи №4 з курсу: «Комп’ютерні методи аналізу та проектування електронних засобів» на тему: «Поведінкова форма проекту на мові VHDL. Явно заданий оператор PROCESS. Умовний оператор IF, оператор вибору CASE. » Львів 2010 Мета роботи: ознайомитись з синтаксисом явно заданого оператора process. Реалізація тригерів за допомогою оператора умовної передачі керування if. Короткі теоретичні відомості Явно заданий оператор process – це основна конструкція для поведінкової форми опису проектів, яка дозволяє використовувати в його тілі послідовні оператори мови для опису поведінки цифрового пристрою що проектується регістрового типу на деякому часовому інтервалі. Синтаксис явно заданого оператора process() має наступний вигляд: [мітка_процесу:] process [(список_чутливості)] [is] [оператори_оголошень_процесу] –-Розділ оголошень. begin -- Розділ виконуваних операторів. end process [мітка_тому]; Оператор if відноситься до сімейства послідовних операторів, які розміщуються в розділі виконуваних операторів явно заданого оператора process. Цей оператор відповідальний за виконання того чи іншого блоку послідовних операторів, які розміщені в його тілі. Вибір для виконання конкретного блоку залежить від істинності одної або декількох умов. Синтаксис оператора if має наступний вигляд: if умова1 then блок_операторів1; [elsif умова2 then блок_операторів2;] . . . [else блок_операторів;] end if; синхронний RS-тригер Повна таблиця переходів RS-тригера R S Q Qt  0 0 0 0  0 0 1 1  0 1 0 1  0 1 1 1  1 0 0 0  1 0 1 0  1 1 0 0  1 1 1 1   Q – попередній стан Qt- наступний стан Якщо R=0, S=0 – тригер зберігає попередній стан Якщо R=0, S=1 – тригер буде в одиничному стані Якщо R=1, S=0 – тригер буде в нульовому стані Якщо R=1, S=1 – тригер зберігає попередній стан CLEAR- система переходить в нульовий стан С- тактова частота (при нуль система працює як RS тригер при одиниці – зберігає попередній стан) Програма library ieee; use ieee.std_logic_1164.all; entity RS is port( R, S, Q , CLEAR, C: in std_logic; Qt: out std_logic); end RS; architecture BEHAV of RS is begin process(R, S, Q,CLEAR,C) begin if((R = '0') and (S = '0')and(CLEAR = '0')and(C = '0')) then Qt <= Q; elsif((R = '0') and (S = '1') and(CLEAR = '0')and(C = '0')) then Qt <= '1'; elsif((R = '1') and (S = '0') and(CLEAR = '0')and(C = '0')) then Qt <= '0'; elsif((R = '1') and (S = '1') and(CLEAR = '0')and(C = '0')) then Qt <= Q; elsif((R = '0') and (S = '0') and(CLEAR = '0')and(C = '1')) then Qt <= Q; elsif((R = '0') and (S = '1') and(CLEAR = '0')and(C = '1')) then Qt <= Q; elsif((R = '1') and (S = '0') and(CLEAR = '0')and(C = '1')) then Qt <= Q; elsif((R = '1') and (S = '1') and(CLEAR = '0')and(C = '1')) then Qt <= Q; elsif((R = '0') and (S = '0')and(CLEAR = '1')and(C = '0')) then Qt <= '0'; elsif((R = '0') and (S = '1') and(CLEAR = '1')and(C = '0')) then Qt <= '0'; elsif((R = '1') and (S = '0') and(CLEAR = '1')and(C = '0')) then Qt <= '0'; elsif((R = '1') and (S = '1') and(CLEAR = '1')and(C = '0')) then Qt <= '0'; elsif((R = '0') and (S = '0') and(CLEAR = '1')and(C = '1')) then Qt <= '0'; elsif((R = '0') and (S = '1') and(CLEAR = '1')and(C = '1')) then Qt <= '0'; elsif((R = '1') and (S = '0') and(CLEAR = '1')and(C = '1')) then Qt <= '0'; elsif((R = '1') and (S = '1') and(CLEAR = '1')and(C = '1')) then Qt <= '0'; end if; end process; end BEHAV; Часові діаграми роботи тригера
Висновок: на даній лабораторній роботі я ознайомилвся з синтаксисом явно заданого оператора process, з умовним оператором if та оператором вибору case , та здійснив реалізацію синхронного RS-тригера за допомогою оператора умовної передачі керування if.